Modus של קיידנס מקצר את זמן בדיקות השבב

פורסם ב-פברואר 14, 2016

הפתרון משלב ארכיטקטורה המודעת למבנה הפיזי, 2D Elastic Compression, הנמצאת בתהליך רישום פטנט ומאפשרת יחסי דחיסה של יותר מפי 400

Share via Whatsapp

פתרון הבדיקות החדש שפיתחה קיידנס, משלב ארכיטקטורה המודעת למבנה הפיזי, 2D Elastic Compression, הנמצאת בתהליך רישום פטנט ומאפשרת יחסי דחיסה של יותר מפי 400

דיאגרמת המלבנים של Modus Test Solution
דיאגרמת המלבנים של Modus Test Solution

חברת קיידנס דיזיין סיסטמס (Cadence) הכריזה על פתרון בדיקה חדש, Modus Test Solution, המאפשר למהנדסי תכנון לקצר את זמן הבדיקות לשליש ממה שנדרש עד כה. קיצור הזמן עוזר לצמצם את עלות בדיקות הייצור ומגדיל את שולי הרווח בסיליקון.

פתרון הבדיקות החדש שפיתחה קיידנס, משלב ארכיטקטורה המודעת למבנה הפיזי, 2D Elastic Compression, הנמצאת בתהליך רישום פטנט ומאפשרת יחסי דחיסה של יותר מפי 400, מבלי להשפיע על גודל התכנון או החיווט.

כדי להתמודד עם אתגרי בדיקות תכן, פתרון Modus Test Solution כולל יכולות מיוחדות, בהן: דחיסת דו-ממד: מדובר בדחיסת SCAN במבנים לוגיים עם מודעות למבנה פיזי באופן רשתי דו-מימדי המשתרע לכל FloorPlan של הרכיב. בשיעורי דחיסה של פי 100. אורך החיווט עבור דחיסת דו-מימד יכול להיות קטן עד פי 2.6 בהשוואה לזה של ארכיטקטורות דחיסת SCAN הקיימות היום בתעשייה.

הפתרון מאפשר גם דחיסה גמישה: רגיסטרים המשובצים בלוגיקת הפריסה מאפשרים כיסוי כשלים גם בשיעורי דחיסה גבוהים פי 400 על-ידי שליטה בסיביות קריטיות ברצף, על פני מחזורי סריקה מרובים במהלך ATPG. פתרון Modus מעניק תמיכה באפיק בזיכרון משובץ: אפיק גישה משותף לבדיקתיות יכול להיות משולב לצורך ביצוע של תיכנות זכרון בתדר עבודה עבור בדיקות עצמיות מובנות (PMBIST) לגבי מספר זכרונות משובצים בליבות IP.

הוא כולל אלגוריתם חדש לתיכנות בדיקות SRAM מבוססי FinFET ועבור בטיחות ברכיבים המיועדים לתעשיית הרכב. הפתרון מציע סביבה משותפת לניפוי שגיאות ותשריטים: דרך חדשה להחדרת יכולות DFT ו-ATPG, סביבה מאוחדת לכתיבת תשריטי TCL ולניפוי שגיאות, המשותפת גם לפתרונות סינטזה Genus, יישום Innovus וסגירת תזמון של Tempus.

פורסם בקטגוריות: IC Design , כללי