Cadence הכריזה על פלטפורמת Incisive 13.2 לרכיבי SoC

פורסם ב-ינואר 14, 2014

חברת Cadence Design Systems עידכנה את פלטפורמת Incisive לאימות פונקציונלי של שבבים כדי שתתן מענה לשילוב מקורות IP מגוונים בשבב, ולכנות מערכת על-גבי שבב

Share via Whatsapp

Cadence מתמודדת עם שלוש הבעיות המרכזיות בתכנון שבבים: עליית משקלו של האימות לכ-70% מזמן הפיתוח, הסתמכות על מקורות IP חיצוניים, וחלקם המכריע של רכיבי SoC C בתכנונים החדשים

חברת Cadence Design Systems עידכנה את פלטפורמת Incisive לאימות פונקציונלי של שבבים: גרסה 13.2 החדשה כוללת מספר שיפורים כדי להתאימה להתמודד עם השילוב של בדיקות קניין רוחני (IP Blocks) ועם בדיקות האימות של מערכות על-גבי שבב (SoC).

 

Major system and SoC development tasks
Major system and SoC development tasks

IP block-to-chip verification enhancements:

New Trident engine in the Incisive Formal Verifier and the Incisive Enterprise Verifier, which improves formal analysis performance up to 20X.
New constraint engine in the Incisive Enterprise Simulator that speeds UVM and SystemVerilog testbench simulation, and simulation acceleration with the Palladium® platform by up to 10X.
New SystemVerilog support in Incisive Debug Analyzer plus unique UVM debug capabilities and optimized probing in the SimVision debug environment inside Incisive Enterprise Simulator that reduces database size up to 10X.
New IEEE 1647 e unit testing without simulation, reducing debug time for testbench code by 30%.

SoC verification enhancements:
X-propagation support in the Incisive Enterprise Simulator and the Incisive Enterprise Verifier to speed SoC reset and low-power simulations up to 5X.
New support for SystemVerilog IEEE 1800-2012 real number modeling in the Incisive Digital Mixed Signal option for faster mixed-signal simulation over 100X.

More information: Incisive 13.2

פורסם בקטגוריות: IC Design