קיידנס השיקה חבילת IP ל-10nm FinFET של TSMC

פורסם ב-נובמבר 10, 2015

תהליכי N10 מציגים הפחתה של 20% בצריכת האנרגיה והפחתה של 50% בשטח, בהשוואה לטכנולוגיית ה-16 ננומטר של TSMC

Share via Whatsapp

תהליכי N10 מציגים הפחתה של 20% בצריכת האנרגיה והפחתה של 50% בשטח, בהשוואה לטכנולוגיית ה-16 ננומטר של TSMC

חברת קיידנס דיזיין סיסטמס (Cadence) השיקה חבילת IP רחבה לתהליכי FinFET N10 של TSMC לייצור שבבים בגיאומטריה של 10 ננומטר. החברה מסרה שבזכות חבילת המוצרים, היא כבר זכתה במספר חוזי תכנון ונמצאת במגעים מתקדמים עם לקוחות שהחליטו לאמץ את תהליך  TSMC 10N.

המסירות הראשונות של ה-IP של קיידנס לתהליכי N10 מציגים הפחתה של 20% בצריכת האנרגיה והפחתה של 50% בשטח, בהשוואה לטכנולוגיית ה-16 ננומטר של TSMC. בנוסף, תהליכי N10 נמצאו כיעילים ביותר ליישומי סלולר ותשתיות רשת. חבילת ה-IP ל-N10 כוללתDDR4, USB 3.0 ,PCI Express ,PCIe 3.0, ADC, PLL ו-Monitoring IP.

"בשיתוף פעולה הדוק עם TSMC, אנחנו מספקים מוצרים חדשניים שמובילים לאימוץ נרחב של התהליכים הטכנולוגיים החדשים ביותר בשוק", ציין היו דרדן, סגן נשיא לשיווק לתחום תכנון ה-IP בקיידנס. "קיידנס מאפשרת ללקוחות העובדים על תכנוני 10 ננומטר להיות מובילים ולהקדים את התחרות בשוק. אנו מספקים להם גישה ראשונית ל-IP בתחום הפרוטוקולים הרלוונטיים ביותר לשווקים בהם הם פועלים".

קיידנס מספקת פתרונות EDA – Electronic Design Automation לתעשיית האלקטרוניקה. קיידנס דיזיין סיסטמס ישראל הוקמה בשנת 1989 כגוף מכירות, שיווק ותמיכה אליו הצטרפו שני גופי המו"פ בעקבות רכישות של החברות וריסיטי וג'ספר.

פורסם בקטגוריות: IC Design , כללי