Xilinx הכריזה על סביבת הפיתוח Vivado Design Suite 2015

פורסם ב-מאי 7, 2015

הגרסה החדשה מספקת יעילות תכנון משופרת, וריפיקציה מהירה יותר של הרכיבים וחידושים בערכת פיתוח התוכנה (SDK)

Share via Whatsapp

הגרסה החדשה מספקת יעילות תכנון משופרת, וריפיקציה מהירה יותר של הרכיבים וחידושים בערכת פיתוח התוכנה (SDK)

ערכת פיתוח למשפחת רכיבי ZYNQ-7000
ערכת פיתוח למשפחת רכיבי ZYNQ-7000

חברת Xilinx הכריזה על מערכת Vivado Design Suite 2015.1, שהיא גרסה חדשה לסביבת הפיתוח לרכיבים מיתכנתים (FPGA) ורכיבי ה-SoC של החברה.

הגרסה החדשה מספקת יעילות תכנון משופרת, וריפיקציה מהירה יותר של הרכיבים וחידושים בערכת פיתוח התוכנה (SDK). בנוסף ל-Vivado Design Suite, החברה שיחררה גם גירסה קלה יותר של סביבת הפיתוח, המיועדת לעבודה במעבדות בהן אין צורך בגרסה המלאה.

Vivado Lab Edition

זו גרסה קלה יותר של Vivado Design Suite 2015. גרסת Lab Edition כוללת בתוכה את כלי התכנון הקיימים ב-Vivado Device Programmer, כלי ניתוח האותות Vivado Logic and Serial I/O Analyzer וכלים לתיקון שגיאות בזכרון.

הגרסה הקלה מיועדת לשימוש בסביבות מעבדה שבהן אין צורך בגרסה המלאה. Vivado Lab Edition תופסת נפח זכרון קטן ב-75% מהגרסה המלאה. במקרים בהם יש צורך לתכנת או לתקן שגיאות תכנון בחיבור מרחוק דרך רשת Ethernet, הגרסה החדשה מספקת שרת חומרה עצמאי התופס נפח זיכרון השווה ל-1%  מתוך הגרסה המלאה Vivado Design Edition.

Vivado Simulator and Third Party Simulation Flows

תהליכי הסימולציה החדשים ב-Vivado Design Suite 2015.1 מביאים להכפלת קצב הקימפול (compile) של ליבת LogiCore IP, וכתוצאה מזה הזמן הכולל של תהליך הסימולציה מהיר ב-20% בהשוואה לגרסה הקודמת של Vivado.

הגרסה החדשה מאפשרת לבצע גם סימולציות המשלבות תוכנות שונות של חברות צד שלישי, כמו Aldec Cadence Design Systems ,Mentor Graphics ,Synopsys.

Interactive Clock Domain Crossing Analysis

במקביל, Xilinx גם שיפרה את תהליך הווריפיקציה על-ידי ביצוע ניתוח אותות בזמן (CDC) באופן אינטראקטיבי. הדבר מאפשר לתקן שגיאות שהתגלו בתהליך CDC בשלב מוקדם יותר בתכנון. תהליך הווריפיקציה נועד לצמצם את מספר השגיאות בתכנון הסופי ואת הזמן הכולל של תכנון ופיתוח המערכת.

Xilinx Extends SDK

חברת Xilinx הרחיבה את היצע כלי הפיתוח המיועד לבקרה וניתוח רמת הביצועים של מערכות מבוססות Linux ו-Bare metal. הרחבת הכלי אמורה להאיץ את תהליך הפיתוח של רכיבי SoC ממשפחת Zynq-7000. הכלי יודע לנתח את רמת הביצועים של תת-מערכות במעבד (PS) ואת רוחב הפס בין ה-PS, הזכרונות החיצוניים והלוגיקה המיתכנתת (PL).

למידע נוסף: Vivado

 

פורסם בקטגוריות: FPGA , IC Design , כללי